姓名 XXX
学号 XXXXXXX 实验日期 年 月 日 成绩 实验五 基本时序逻辑电路的PLD实现（2）
实验名称：利用VerilogHDL设计一个10110101序列发生器 实验目的:
1. 熟悉用可编程器件实现基本时序逻辑电路的方法。
2. 了解计数器的Verilog描述方法，以及序列发生器的设计思路与原理。 预习要求：
1. 回顾数字电路中序列发生器的相关知识。 实验说明：
1. 用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言
输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。
2. 序列信号发生器是指在系统时钟的作用下能够循环产生一组指定序列信号的时序
电路，本实验要求设计一个能够循环产生“10110101”信号的时序电路。 3. 请大家回忆前期课程讲过的johnson计数器的实现原理（教材P114），循环产生序
列的设计思路跟johnson计数器是类似的。
实验内容与步骤：
1. 新建一个属于自己的工程目录。
2. 用VerilogHDL语言方式编写一个10110101序列发生器。 3. 对此序列发生器模块进行编译和仿真。 实验报告要求：
1. 将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。 2. 将代码关键位置写上相应注释（可用中文）。 3. 对仿真波形截图，贴到实验报告中。 实验图表与数据：
1. 10110101序列发生器的Verilog代码：
2. 10110101序列发生器的仿真波形：
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物电学院 《可编程逻辑设计》实验报告单
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