Quartus Ⅱ 是Altera公司推出的专业EDA工具，支持原理图输入、硬件描述语言的输入等多种输入方式。硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。接下来我们对这种智能的EDA工具进行初步的学习。使大家以后的数字系统设计更加容易上手。
第一步：打开软件
菜单栏 快捷工具栏 资源管理窗口 工作区 编译及综合的进度栏 信息栏
快捷工具栏：提供设置（setting），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
编译及综合的进度栏：编译和综合的时候该窗口可以显示进度，当 显示100%是表示编译或者综合通过。
信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
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第二步：新建工程（file>new Project Wizard） 1 工程名称：
所建工程的保存路径 工程名称 顶层模块名（芯片级设计为实体名），要求与工程名称相同 2添加已有文件（没有已有文件的直接跳过next）
如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。 2
3 选择芯片型号（我们选择MAX3000A系列下的EPM3256AQC208-10芯片）
所选的芯片的系列型号 快速搜索所需的芯片 选择芯片
4 选择仿真，综合工具（第一次实验全部利用quartus做，三项都选None，然后next）
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选择第三方综合工具，如果使用Quartus内部综合工具则选择none 选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none 选择时序分析仪
5 工程建立完成（点finish）
工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。
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第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
我们选择VHDL file设计文件格式既选择VHDL文本输入形式
第四步：编写程序
3-8译码器的VHDL描述源文件如下： library ieee;
use ieee.std_logic_1164.all; entity decoder3_8 is
port( A:in std_logic_vector(2 downto 0); EN:in std_logic;
Y:out std_logic_vector(7 downto 0)); end decoder3_8;
architecture example_1 of decoder3_8 is signal sel:std_logic_vector(3 downto 0); begin sel<=A & EN;
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with sel select
Y <= \"11111110\" when \"0001\ \"11111101\" when \"0011\ \"11111011\" when \"0101\ \"11110111\" when \"0111\ \"11101111\" when \"1001\ \"11011111\" when \"1011\ \"10111111\" when \"1101\ \"01111111\" when \"1111\ \"11111111\" when others; end example_1; 然后保存源文件；
第五步：检查语法（点击工具栏的这个按钮
（start Analysis & synthesis））
语法检查成功，没有error级别以上的错误 该窗口显示了语法检查后的详细信息，包括所使用的io口资源的多少等内容，相应的英文名大家可以自己查阅
点击确定完成语法检查
第六步：（锁定引脚，点击工具栏的
（pin planner））
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各个端口的输入输出顶层某块的输入输出口与物理的芯片端口想对应
双击location 为您的输入输出配置引脚（见管脚分配表）。
管脚分配表
信 号 EN A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 实验板引出插孔标注 芯片引脚号 功能 P43 P76 P75 P74 P50 P51 P53 P54 P55 P57 69 7 8 9 37 36 34 33 31 28 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O 7
Y6 Y7
第七步：整体编译（工具栏的按钮
P59 P61 26 24 I/O I/O （start Complilation））
该窗口给出综合后代码的资源使用情况既芯片型号等等信息。 选择为使用端口选项卡 第八步：功能仿真（直接利用quratus进行功能仿真）
1 将仿真类型设置为功能仿真（setting>Simulator Settings>下拉>Function）
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Functional表示功能仿真，既不包括时序信息，timinng表示时序仿真。加入线及寄存器的延时信息
2 建立一个波形文件：
（new>Vector Waveform File）
添加波形文件作为信号输出文件，以便观察信号的输出情况
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然后导入引脚（双击Name下面空白区域>Node Finder>list>点击
（以实现一个与门和或门为例，3-8译码器与以下的设计步骤类似）
）：
双击弹出右边的对话框 点击如下图添加信号 点击产生端口列表
接下来设置激励信号（单击
>选择
>Timing>Multiplied by 1）
设置仿真的开始及结束时间 设置输入信号周期 我们自定义的输入信号
设置b信号源的时候类同设置a信号源，最后一步改为Multiplied by 2 10
然后要先生成仿真需要的网表（工具栏processing>Generate Functional Simulation Netlist）
接下来开始仿真（仿真前要将波形文件保存，点击工具栏
开始仿真）：
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由a，b 两个信号经过我们设计的模块产生的结果
观察波形，刚好符合我们的逻辑。功能仿真通过。
第九步：下载（点击
（Programmer），再点击Hardware Setup配置下载电缆,
单击弹出窗口的“Add Hardware”按钮，选择并口下载ByteBlasterMV or ByteBlasterMVⅡ，单击“Close”按钮完成设置。CPLD器件生成的下载文件后缀名为.pof，点击下图所示方框，选中下载文件，然后直接点击start按钮开始下载）
下载进度条 下载是该选项必须打勾 点击该按钮开始下载
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