一、设计目的
1. 熟悉集成电路的引脚安排。
2. 掌握各芯片的逻辑功能及使用方法。 3. 了解数字钟的组成及工作原理。 4. 熟悉数字钟的设计与制作。
二、设计要求 1．设计指标
（1）时间以24小时为一个周期； （2）显示时、分、秒；
（3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； （4）计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时。 2．设计要求
（1）画出电路原理图（或仿真电路图）； （2）元器件及参数选择； （3）电路仿真与调试。 3．制作要求
自行装配和调试，并能发现问题和解决问题。 4．编写设计报告
写出设计与制作的全过程，附上有关资料和图纸，有心得体会。
三、设计原理及其框图 1．数字钟的构成
数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图 3-1所示为数字钟的一般构成框图。
1
时显示器 分显示器 秒显示器 时译码器 分译码器 时译码器秒译码器 时计数器 分计数器 秒计数器 校时电路 整点报时电路 振荡器 分频器 图1-1数字计时器的组成框图
2、振荡器
数字计时器电路的振荡器有两种，一种为石英晶体振荡器，一种为555振荡器。石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。本设计实验用555定时器与RC构成的多谐振荡器。
3、时间计数器电路
时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。
4、译码器
译码是将给定的代码进行翻译。计数器采用的码制不同，译码电路也不同。 74LS48驱动器是与8421BCD编码计数器配合用的七段译码驱动器。74LS48配有灯测试LT、动态灭灯输入RBI、灭灯输入/动态灭灯输出BI/RBO，当LT=“0”时，74LS48输出全“1”。
74LS48的输入端和计数器对应的输出端、74LS48的输出端和七段显示器的
2
对应段相连。
5、显示器
本系统用七段发光二极管来显示译码器输出的数字，显示器有两种：共阳极或共阴极显示器。74LS48译码器对应的显示器是共阴极显示器。
2．数字钟的工作原理
（1）555振荡电路
振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。本设计实验用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz脉冲。振荡器由555定时器构成。在555定时器的外部接适当的电阻和电容元件构成多谐振荡器，再选择元件参数使其发出标准秒信号。
555定时器的功能主要由上、下两个比较器Ｃ1、Ｃ2的工作状况决定。比较器的参考电压由分压器提供,在电源与地端之间加上ＶＣＣ电压,且控制端ＶＭ悬空,则上比较器Ｃ1的反相端“-”加上的参考电压为2/3ＶＣＣ,下比较器Ｃ2的同相端“+”加上的参考电压为1/3ＶＣＣ。若触发端 Ｓ的输入电压Ｖ2≤1/3ＶＣＣ,下比较器Ｃ2输出为“1”电平,ＳＲ触发器的Ｓ输入端接受“1”信号,可使触发器输出端Ｑ为“1”,从而使整个555电路输出为“1”;若阈值端Ｒ的输入电压Ｖ6≥2/3ＶＣＣ,上比较器Ｃ1输出为“1”电平,ＳＲ触发器的Ｒ输入端接受“1”信号,可使触发器输出端Ｑ为“0”,从而使整个555电路输出为“0”。控制电压端ＶＭ外加电压可改变两个比较器的参考电压,不用时,通常将它通过电容(0.01μＦ左右)接地。放电管Ｔ1的输出端Ｑ′为集电极开路输出,其集电极最大电流可达50ｍＡ,因此,具有较大的带灌电流负载能力。若复位端 ＲＤ加低电平或接地,可使电路强制复位,不管555电路原处于什么状态,均可使它的输出Ｑ为“0”电平。只要在555定时器电路外部配上两个电阻及两个电容元件,并将某些引脚相连,就可方便地构成多谐振荡器。
图1-2 555定时器
3
图1-3 555振荡电路
3、时间计数单元
时间计数单元有时计数、分计数和秒计数等几个部分。
根据图1-1 数字计时器的组成框图可清楚知道，显示‘时’、‘分’、‘秒’需要六片中规模计数器。时计数单元一般为24进制计数器，其输出为两位８４２１ＢＣＤ码形式；分计数和秒计数单元为６０进制计数器，其输出也为８４２１ＢＣＤ码。60进制计数器和24进制计数器都选用74LS90集成块来实现，实现的方法采用反馈清零法。
（1）异步计数器74LS90引管脚图及功能表真值表
74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。其引脚排列图和功能表如下所示：
图1-4 74LS90的引脚排列图
4
表1-1 74LS90的功能表
(2)时位计数器及其译码显示电路
A、译码显示电路
译码电路的功能是将秒、分、时计数器的输出代码进行翻译，变成相应的数字。用与驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，输出高电平有效，专用于驱动LED七段共阴极显示数码管。若将秒、分、时计数器的每位输出分别送到相应七段译吗管的输入端，便可以进行不同数字的显示。在译码管输出与数码管之间串联电阻R作为限流电阻。
74LS48芯片是一种常用的七段数码管译码器驱动器，常用在各种数字电路和单片机系统的显示系统中。<74ls48引脚图如下>
5 74ls48引脚功能表—七段译码驱动器功能表 十进数 或功能 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 BI RBI LT LT H H H H H H H H H H H H H H H H X H L 输入 BI/RBO RBI D C B A H X X X X X X X X X X X X X X X X L X 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 X X X X 0 0 0 0 X X X X H H H H H H H H H H H H H H H H L L H a 1 0 1 1 0 1 0 1 1 1 0 0 0 1 0 0 0 0 1 b 1 1 1 1 1 0 0 1 1 1 0 0 1 0 0 0 0 0 1 c 1 1 0 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 1 输出 d 1 0 1 1 0 1 1 0 1 0 1 1 0 1 1 0 0 0 1 e 1 0 1 0 0 0 1 0 1 0 1 0 0 0 1 0 0 0 1 f 1 0 0 0 1 1 1 0 1 1 0 0 1 1 1 0 0 0 1 g 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 1 备注 1 2 3 4 表1-2 74LS48的功能表 7448 四线－七段译码器/驱动器（BCD输入，有上拉电阻）简要说明 6
48 为有内部上拉电阻的 BCD－七段译码器/驱动器，共有 54/7448、54/74LS48 两种线路结构型式，其主要电特性的典型值如下： 型号 IOL VO(OFF) PD（典型） 54/7448 6.4mA 5.5V 265mW 54LS48 2mA 5.5V 125mW 74LS48 6mA 5.5V 125mW
输出端（Ya－Yg）为高电平有效，可驱动灯缓冲器或共阴极 VLED。 当要求输出 0－15 时，消隐输入（BI）应为高电平或开路，对于输出为 0 时还要求脉冲消隐输入（RBI）为高电平或者开路。
当BI 为低电平时，不管其它输入端状态如何，Ya－Yg均为低电平。 当RBI和地址端（A0－A3）均为低电平，并且灯测试输入端（LT）为高电平时，Ya －Yg为低电平，脉冲消隐输出（RBO）也变为低电平。 当BI 为高电平或开路时，LT为低电平可使Ya－Yg均为高电平。 引出端符号A0－A3 译码地址输入端BI/RBO \\消隐输入（低电平有效）/脉冲 消隐输出（低电平有效），LT灯测试输入端（低电平有效），RBI 脉冲消隐输入端（低电平有效）Ya－Yg 段输出。
本系统采用七段发光二极管来显示输出的数字，显示器有两种：共阳极或者共阴极显示器。74LS48对应的显示器是共阴极（接地）显示器。 在译码管输出与数码管之间串联电阻R作为限流电阻。
B、时位24进制计数器
由74LS90构成的二十四进制计数器，将一片74LS90设计成4进制加法计数器，另一片设置2进制加法计数器。既个位计数状态为Qd Qc Qb Qa = 0100十位计数状态为Qd Qc Qb Qa = 0010时，要求计数器归零。通过把个位Qc、十位Qb相与后的信号送到个位、十位计数器的清零端，使计数器清零，从而构成24进制计数器。
由图可看出，当“时”个位U2计数输入端U2来到第10个触发信号时，U2计数器复零，进位端QD向U1“时”十位计数器输出进位信号，当第24个“时”（来自“分”计数器输出的进位信号）脉冲到达时U2计数器的状态为“0100”，U1计数器的状态为“0010”，此时“时”个位计数器的QC，和“时”十位计数器的QB输出为“1”。把它们分别送到U1和U2计数器的清零端R0（1）和R0（2），通过7490内部的R0（1）和R0（2）与非后清零，计数器复零，完成24进制计数，其电路如图1-5所示。
7
图1-5 24进制计数器
（3）、分位和秒位60进制计数器及其译码显示电路
秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级 6进制计数器连接构成，如图1-6 所示，采用两片中规模集成电路 74LS90串接起来构成的“秒”、“分”计数器。
由图可知，U6是十进制计数器，U6的QD作为十进制的进位信号，74LS90计数器是十进制异步计数器，用反馈归零方法实现十进制计数，U7和与非门组成六进制计数。74LS90是在CP信号的下降沿翻转计数，U7的QA和 QC相与0101的下降沿，作为“分”（“时”）计数器的输入信号。U7的输出0110高电平1分别送到计数器的RO1、RO2端清零，74LS90内部的RO1和RO2与非后清零而使计数器归零，完成六进制计数。由此可见U6和U7串联实现了六十进制计数 。 译码显示电路原理及其芯片和上面所述的24进制时位一致，在此不再重复叙述。
8
图1-6 60进制计数器
4、校正电路
当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。
根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图1-7所示即为带有基本RS触发器的校时电路。
不校正时，J5、J6都是闭合的，J5是时校正，J6是分校正。 当校正时位时，需把J5打开，然后用手来回拨动J4一次，就能使时位增加1，根据需要去拨动开关的次数，校正完毕后把J5合上，校分位和校时位方法一样。
9
图1-7 校正电路
5、整点报时电路
一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。
根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。报时电路选74HC30，选蜂鸣器为电声器件。图如下
10
图1-8整点报时电路
四、实验中所需的器材 5V电源若干 共阴八段数码管6个
74LS48集成块6块 74LS90集成块6块 74HC30集成块1块 4LS08集成块2块 74LS03集成块4块 74LS136集成块2个
200Ω电阻42个 10Ω电阻4个2kΩ变阻一个 2.1kΩ变阻一个 10kΩ滑动变阻1个 蜂鸣器1个 LM555CM1个
单刀单掷开关2个 单刀双掷开关1个
120nf电容1个 100nf电容1个
参考文献： 黄智伟主编 2009
2、数字电路实验与课程设计 哈尔滨工程大学出版社 吕思忠 施齐云编著 2001
1、基于NI Multisim的电子电路计算机仿真设计与分析 电子工业出版社
3、电子技术基础数字部分（第五版） 高等教育出版社 康华光主编 2008
11
12
因篇幅问题不能全部显示，请点此查看更多更全内容