Mentor工具简介

下图是目前行业主流的IP/ASIC/SoC设计流程以及行业认可的EDA技术平台，其中整合了Synopsys、Mentor Graphics以及Magma公司的相关技术和产品，构成完整的设计流程和方法学。

芯片功能规格EDA 工具流程概念需求研究功能制定阶段芯片的设计实现芯片结构设计芯片设计方案(文本)系统级设计技术Mentor Perspecta/CatapultCPlatformExpress/IPMentor HDL Design Series系统级模型、IP及综合得到的RTL模块设计输入模块设计验证芯片级分析与验证ASIC/SoC原型验证技术芯片级协同验证RTL级DFT设计：存储器内建自测试边界扫描测试芯片级逻辑综合Mentor Questa/ModelSimRTL芯片电路设计VHDL/VerilogHDLMentor 0-INSeamless CVEMentor MBISTArchitectMentor BSDArchitect存储器自测试电路RTL代码硬件仿真器Veloce15M/30MFPGA原型系统FPGA AdvantageExpedition PCB原型开发环境边界扫描电路RTL代码FPGA实现环境Xilinx，Altera等基于Veloce的原型验证系统基于FPGA板的原型验证系统门级DFT设计扫描测试电路插入ATPG测试向量生成Magma/Synopsys芯片电路门级网表Mentor DFTAdvisorMentor FastScan加入扫描测试电路的芯片门级网表测试向量（To 测试机）标准单元布局布线Magma/Synopsys芯片GDSII网表版图验证网表及参数提取Mentor Calibre DRC/LVS/xRC从GDSII网表中提取出来的SDF延时标注文件Mentor ADMSSynopsys PrimeTime后仿真与时序分析TapeOut芯片生产制造、测试 如上图所示，Mentor Graphics公司面向“IP/ASIC/SoC设计环境平台”提供定制IC芯片设计技术、混合信号混合语言SoC的仿真验证技术、FPGA与PCB设计技术、系统设计技术等。在定制IC设计领域，Mentor Graphics公司提供DA－IC、IC Station、Eldo以及Calibre等技术和产品构成完善高性能的定制IC设计全流程；在混合信号混合语言的IC/ASIC/SoC仿真验证领域，Mentor Graphics公司提供行业最著名并且支持最完备的ADMS环境平台，支持包括C、SystemC、SystemVerilog、Verilog、VHDL、SPICE等在内的广泛设计抽象的完整的芯片级

验证和分析；在大规模复杂的数字ASIC和SoC设计领域Mentor Graphics公司领先的仿真验证技术、硬件软件协同验证技术、DFT技术、物理验证技术以及硬件仿真器技术都是行业最领先的解决方案，并且成功地应用在广泛的设计实践中；在芯片和模块封装领域Mentor Graphics公司有SuperMax产品系列，支持集成电路芯片、MCM以及混合电路的封装设计和分析；在系统设计领域Mentor Graphics更是周在行业的最前沿，包括FPGA设计技术FPGA Advantage、板级系统设计技术DxDesigner/Expedition、系统物理分析技术以及嵌入式软件技术等都为行业所推崇。

为了保证集成电路设计的成功流片及具有更高的成品率，代工厂商都会依据工艺水平设定众多的设计规则，对版图图形进行约束。进行版图设计，必须遵守这些设计规则。由于采用的工艺不同，代工厂商不同，因此设计规则也不尽相同。设计规则主要取决于代工厂商加工工艺，即使采用相同的工艺，代工厂的不同，设计规则也会有差异。在设计过程中，由于人为或者工具的因素，不可避免会违反设计规则，要确保设计的质量，必须进行物理验证，确保整个设计都是满足设计规则的。物理验证主要包含三部分的工作，即DRC（Design Rule Check）、LVS（Layout VS Schematic）和PEX（Parasitic EXtraction）。DRC主要进行版图设计规则检查，也可以进行部分DFM（Design For Manufacture）的检查（比如金属密度，天线效应），确保工艺加工的需求；LVS主要进行版图和原理图的比较，确保后端设计同前端设计的一致性；PEX则主要进行寄生参数的提取，由于在前端设计时并没有或者不充分的考虑金属连线及器件的寄生信息，而这些在设计中（特别是对于深亚微米设计)会严重影响设计的时序、功能，现在要把这些因素考虑进来，用仿真工具进行后仿真，确保设计的成功。

物理验证工具Calibre DRC/LVS

Calibre是业界所公认的深亚微米及纳米设计和半导体生产制造中物理验证的行业标准。Calibre提供了快速准确的设计规则检查（DRC）、电气规则（ERC）以及版图与原理图对照（LVS）功能。Calibre独到的层次化架构以及多项行业领先的专利技术大大简化了复杂ASIC/SoC设计物理验证的难度。Calibre的核心专利算法兼顾平面式处理技术与层次化处理技术相结合的结构特点。用户不需要针对芯片设计的类型来进行特殊设置。同时也可以根据直观、方便的物理验证结果

浏览环境迅速而准确地定位错误位置，并且与版图设计工具之间紧密集成实现交互式修改、验证和查错。Calibre的并行处理能力支持多CPU运算，能够显著缩短复杂设计验证的时间。

与其相对应的工具有Synopsys的Hercules和Cadence的Assura。