1， DQ，DQS，DM连接到FPGA对应的管脚上，同组的DM和DQ可以互换； 2， 对应bank的VREF需要接到0.9V，对应bank的VCCIO需要接到1.8V
3， ADDR和控制功能管脚接到其他IO上，但需要注意这些管脚需要和VREF中间有两个空
管脚隔开。因为输出会对VREF照成影响，导致读写不准确 4， 每个VREF最多支持32个输入；
5， 在Top和Bottom bank，每12个连续的管脚最多只支持9个输出；在left和right bank，
每14个连续的管脚只有9个支持输出；因此分配完地址和控制管脚后，需要用quartus仿真。
6， 时钟可以分配在对用bank的一对差分IO上。
7， 在VREF和输出管脚（除了DQ和DQS）之间必须用两个输入或空脚进行隔离。一般是
空置，因为输入会因为输出管脚引来的噪声而导致读入不正确。
8， 当地址线和数据线负载较重时，需要VTT（并行端接）技术。VTT的暂态电流峰值可达
到3.5A，这种暂态电流的平均值为0.当系统中有2个或更少的DDR，或总线上电流不是很高，中等左右，或通过仿真不需要 时可以不用VTT。 9， 通过数据线长度和DQS个数来确定DDR是X8还是X16. 10， DDR2相比DDR，速度提升一倍。DDR2还引入了三项新技术，OCD，ODT和Post CAS。
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