高性能集成锁相环中低失配电荷泵的设计

第３９卷第６期　２０１７年６月　电子与信息学报　ＶｌＯ１．３９Ｎｏ．６　Ｊｕｎ．２０１７　Ｊｏｕｒｎａｌ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃｓ＆Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　高性能集成锁相环中低失配电荷泵的设计　施展①　余隽④　唐祯安　①　蔡泓①　冯大连１１６０２４）　冲①＠　（大连理工大学电子科学与技术学院（大连民族大学信息与通信工程学院　大连摘１１６６００）　要：在分析电荷泵结构、工作原理和产生杂散机理的基础上，该文提出了一种低静态电流失配、低时序失配的　高性能电荷泵。此电荷泵通过减小电荷泵开关过程中时序失配和电流失配，减小了高频锁相环中的抖动和杂散。基　于中芯国际０．１８　ＬＬｍ　ＣＭＯＳ射频工艺技术和１．８　Ｖ电源电压，对采用此高性能电荷泵的锁相环进行了相位噪声仿　真。仿真结果验证了这些锁相环具有低噪声特性：在４８０　ＭＨｚ的输出频率下，二阶锁相环的周期抖动为１．０５　ｐｓ，　最大参考杂散为－１２１　ｄＢｃ。　关键词：集成电路；锁相环；抖动；参考杂散　中图分类号：ＴＮ４３　ＤＯＩ：１０．１　１９９９／ＪＥＩＴ１６０８２６　文献标识码：Ａ　文章编号：１００９—５８９６（２０１７）０６—１４７２．０７　Ｄｅｓｉｇｎ　ｏｆ　ａ　Ｌｏｗ・ｓｐｕｒ　Ｃｈａｒｇｅ　Ｐｕｍｐ　ｆｏｒ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　ＣＭＯＳ　Ｐｈａｓｅ・ｌｏｃｋｅｄ　Ｌｏｏｐｓ　ＳＨＩ　Ｚｈａｎ①　ＹＵ　Ｊｕｎ①ＴＡＮＧ　Ｚｈｅｎ’ａｎ①　ＣＡＩ　Ｈｏｎｇ①　ＦＥＮＧ　Ｃｈｏｎｇｅ②　①（Ｓｃｈｏｏｌ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｓｃｉｅ　ｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙｊ　Ｄａｌｉａｎ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｔｅｃｈｎｏｌｏｇ　，Ｄａｌｉａｎ　１１６０２４，Ｃｈｉｎａ）　＠（Ｃｏｌｌｅｇｅ　ｏｆ　Ｉｎｆｏｒｍａｔｉｏｎ＆Ｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｅｎｇｉｎｅｅｒｉｎｇ，Ｄａｌｉａｎ　Ｍｉｎｚｕ　Ｕｎｉｖｅｒｓｉｔｙ，Ｄａｌｉａｎ　１１６６００，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｏｎ　ｔｈｅ　ｂａｓｉｓ　ｏｆ　ｔｈｅ　ａｎａｌｙｓｉｓ　ｏｆ　ｔｈｅ　ｓｔｒｕｃｔｕｒｅ，ｏｐｅｒａｔｉｏｎ　ｐｒｉｎｃｉｐｌｅ　ａｎｄ　ｍｅｃｈａｎｉｓｍ　ｏｆ　ｇｅｎｅｒａｔｉｎｇ　ｓｐｕｒｓ　ｏｆ　ｔｈｅ　ｃｈａｒｇｅ　ｐｕｍｐ，ａ　ｃｈａｒｇｅ　ｐｕｍｐ　ｗｉｔｈ　ａ　ｌｏｗ　ｓｔａｔｉｃ　ｃｕｒｒｅｎｔ　ｍｉｓｍａｔｃｈ　ａｎｄ　ａ　ｌｏｗ　ｔｉｍｉｎｇ　ｍｉｓｍａｔｃｈ　ｉｓ　ｐｒｏｐｏｓｅｄ．Ｔｈｉｓ　ｃｈａｒｇｅ　ｐｕｍｐ　ｓｕｐｐｒｅｓｓｅｓ　ｔｈｅ　ｊｉｔｔｅｒ　ａｎｄ　ｓｐｕｒｓ　ｉｎ　ｈｉｇｈ－ｓｐｅｅｄ　Ｐｈａｓｅ－Ｌｏｏｋｅｄ　Ｌｏｏｐｓ（ＰＬＬ）ｂｙ　ｉｍｐｒｏｖｉｎｇ　ｔｈｅ　ｔｉｍｉｎｇ　ｍｉｓｍａｔｃｈ　ａｎｄ　ｔｈｅ　ｃｕｒｒｅｎｔ　ｍｉｓｍａｔｃｈ　ｄｕｒｉｎｇ　ｓｗｉｔｃｈｉｎｇ　ｉｎ　ｔｈｅ　ｃｈａｒｇｅ　ｐｕｍｐ．Ｂａｓｅｄ　ｏｎ　ｔｈｅ　ＳＭＩＣ　０．１８　ｕｍ　ＣＭＯＳ　ｒａｄｉｏ　ｆｒｅｑｕｅｎｃｙ　ｔｅｃｈｎｏｌｏｇｙ　ｗｉｔｈ　１．８　Ｖ　ｐｏｗｅｒ　ｓｕｐｐｌｙ，ｔｈｅ　ｐｈａｓｅ　ｎｏｉｓｅ　ｓｉｍｕｌａｔｉｏｎ　ｏｆ　ｔｈｅ　ＰＬＬｓ　ａｄｏｐｔｉｎｇ　ｔｈｅ　ｐｒｏｐｏｓｅｄ　ｃｈａｒｇｅ　ｐｕｍｐ　ｉｓ　ｐｅｒｆｏｒｍｅｄ．Ｔｈｅ　ｓｉｍｕｌａｔｉｏｎ　ｒｅｓｕｌｔｓ　ｄｅｍｏｎｓｔｒａｔｅ　ｔｈａｔ　ｔｈｏｓｅ　ＰＬＬｓ　ａｃｈｉｅｖｅ　ａ　ｌｏｗ　ｎｏｉｓｅ　ｐｅｒｆｏｒｍａｎｃｅ：　ｔｈｅ　ｓｅｃｏｎｄ—ｏｒｄｅｒ　ＰＬＬ　ｓｈｏｗｓ　ａ　ｐｅｒｉｏｄ　ｊｉｔｔｅｒ　ｏｆ　１．０５　ｐｓ　ａｎｄ　ｔｈｅ　ｌａｒｇｅｓｔ　ｒｅｆｅｒｅｎｃｅ　ｓｐｕｒ　ｏｆ一１２１　ｄＢｃ　ｗｉｔｈ　ｔｈｅ　ＰＬＬ　ｏｕｔｐｕｔ　ｆｒｅｑｕｅｎｃｙ　ｏｆ　４８０　ＭＨｚ．　Ｋｅｙ　ｗｏｒｄｓ：Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ（ＩＣ）；Ｐｈａｓｅ－Ｌｏｃｋｅｄ　Ｌｏｏｐ（ＰＬＬ）；Ｊｉｔｔｅｒ；Ｒｅｆｅｒｅｎｃｅ　ｓｐｕｒ　１　引言　为了满足市场对多功能、低成本及小体积通信　电荷泵（Ｃｈａｒｇｅ　Ｐｕｍｐ，ＣＰ）是ＰＬＬ环路常用的　模块，因为采用电荷泵的ＰＬＬ具有捕获范围广、锁　定状态相位误差低等优点。电荷泵的作用是把鉴相　产品不断增加的需求，锁相环（ＰＬＬ，Ｐｈａｓｅ。Ｌｏｃｋｅｄ　Ｌｏｏｐ１已广泛采用ＣＭＯＳ工艺【１，２］与其它通信模块一　鉴频器（Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｏｒ，ＰＦＤ）的输出脉　冲信号转化为相应的电流信号。此电流信号经过低　通滤波器（Ｌｏｗ－Ｐａｓｓ　Ｆｉｌｔｅｒ，ＬＰＦ）后转换成电压信　起集成至单片芯片中。随着通信系统工作频率的不　断升高，ＰＬＬ对噪声的要求越来越高。时域上，工　作频率升高，周期变短，抖动［３１对ＰＬＬ输出时钟信　号的影响变大。频域上，频率增加，相位噪声和杂　散ｆ　，　］对ＰＬＬ输出信号频谱造成更加恶劣的影响。噪　声已成为高速集成ＰＬＬ的关键性能指标。　号，控制压控振荡器（Ｖｏｌｔａｇｅ—Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ，　ｖｃｏ）输出信号的频率。此电压信号的任何波动都会　干扰ＶＣＯ的输出信号，在ＰＬＬ中引入抖动和参考　杂散［６’７】。参考杂散严重影响ＰＬＬ输出信号的质量。　对于高速接口的应用，参考杂散减小眼图的开口度，　影响眼图质量。　本文首先介绍了传统ＣＰ的结构和工作原理，　收稿日期：２０１６—０８－０３；改回日期：２０１７－０２　０８；网络出版：２０１７－０４—０６　通信作者：唐祯安ｔａｎｇｚａ＠ｄｌｕｔ．ｅｄｕ．ａｎ　基金项目：国家自然科学基金（６１１３１００４，６１２７４０７６，６１００１０５４）　Ｆｏｕｎｄａｔｉｏｎ　Ｉｔｅｍｓ：Ｔｈｅ　Ｎａｔｉｏｎａｌ　Ｎａｔｕｒａｌ　Ｓｃｉｅｎｃｅ　Ｆｏｕｎｄａｔｉｏｎ　ｏｆ　Ｃｈｉｎａ（６１１３１００４，６１２７４０７６，６１００１０５４）　并详细分析了ＣＰ的非理想特性引入杂散到ＰＬＬ的　机理以及改进传统ＣＰ非理想特性的方法和局限性。　其次，介绍了一种低静态电流失配的ＣＰ结构，在　第６期　施展等：高性能集成锁相环中低失配电荷泵的设计　１４７３　此基础上提出了一种低静态电流失配、低时序失配　的高性能ＣＰ。最后采用所提的高性能ＣＰ，基于中　芯国际０．１８　ｍ　ＣＭＯＳ射频工艺技术和１．８　Ｖ电源　电压，设计了高速、低杂散集成锁相环，并通过此　ＰＬＬ的噪声仿真，验证了所提ＣＰ对ＰＬＬ杂散性能　的改进。　．　号，使ＣＰ的电流源Ｉ１和Ｉ２同时导通。故ＣＰ通常　只有表１中后３种状态。理想ＣＰ的两个电流源Ｉ１　和Ｉ２完全匹配，不会引入抖动和参考杂散。而实际　的ＣＰ由于非理想特性的存在，会在ＰＬＬ输出中引　入抖动和参考杂散。　２．２　ＣＰ的非理想特性　实际ＣＰ的非理想特性主要包括漏电流、电流　失配、时序失配［８－１ｏｌ，它们将抖动和参考杂散引入　至ＰＬＬ输出信号。由以上非理想现象引入的总相位　误差△虫。　可以近似表示为［１１，１２）　△　＝△奄ｋ＋Ａ　ｉ　＋△露　：２　ＣＰ原理及非理想特性　２．１　ＰＬＬ基本原理及ＣＰ功能　如图１所示，典型的整数Ｎ型电荷泵ＰＬＬ由　ＰＦＤ，ＣＰ，ＬＰＦ，ＶＣＯ和１／Ｎ分频器构成，它可以　实现Ｎ倍频功能。ＰＦＤ比较输入参考信号和分频器　输出信号的相位误差，并输出有效值与相位误差成　比例的脉冲信号。此脉冲信号控制ＣＰ的上下两个　电流源Ｉ１和Ｉ２，对ＬＦＰ进行充电或放电，调节ＶＣＯ　的输出频率，使ＶＣＯ输出频率的１／Ｎ信号与输入　参考信号的相位相等，实现Ｎ倍频功能。从整数Ｎ　型电荷泵ＰＬＬ原理可以看出，ＣＰ是此类ＰＬＬ的关　键模块。ＣＰ性能的好坏直接影响ＰＬＬ的输出信号　特性。　２　ｌ【　ｊ＋　ｃｐ　Ｉｃｐ　Ｔｒｅｆ　＋　Ｊ　ｌ（１）　一　其中，ｔ。是电荷泵的输出电流，　是电荷泵的漏　电流，　。　是输入参考时钟的周期，　是ＰＦＤ的复　位信号导通时间，△　和△　分别表示电荷泵的失配　电流和失配时间。式（１）表明总相位误差主要由△　引入。随着ＰＬＬ输入时钟频率的升高，△　造成的　相位误差逐渐增加。由于　为ｐＡ量级【１３］，因此对　相位误差的影响最小。　由ＣＰ非理想现象引入的参考杂散可以通过窄　带调频理论计算。假设ＣＰ的输出电压　ＴＲＬ（ｔ）可以　表示为：ＹｃＴＲＬ（　）＝Ａｍ　ＣＯＳ（ＯＪｒｅｆｔ）。根据ＶＣＯ输入　输出关系，可以计算出ＰＬＬ在频率偏移ｆｍ＝　。ｆ处　的参考杂散　为　ｒ＾Ⅳ　、　Ｐ：ｒ　２０１　ｇＩ一Ｉ　　２　其中，　ｒｅｆ　Ｊ　Ｉ　ｄＢ　ｃ　ｆ２）２　一　∞表示ＶＣ０的增益，单位为Ｒａｄ／（ｓ＇Ｖ）。　由式（２）可知，ＰＬＬ的参考杂散和ｃＰ输出电压的变　化幅度、ＶＣ０的增益和输入参考频率有关。实际应　图１典型的整数Ｎ型电荷泵ＰＬＬ　用中，ＶＣ０的增益及输入参考频率通常由应用环境　决定。　３传统ＣＰ结构及改进　理想的ＣＰ（图１）由两个电流值相等的电流源Ｉ１　和Ｉ２以及相应的控制开关Ｓ１和Ｓ２组成，它的状态　如表１所示。为了消除ＰＦＤ死区，在ＰＬＬ进入锁　３．１传统ＣＰ结构及其缺点　图２展示了传统ＣＰ的电路实现。充电电流Ｉ１由　ＰＭＯＳ电流镜（Ｍ５，Ｍ１）实现，开关ｓ１由工作在线　性区的ＰＭＯＳ管Ｍ２实现。放电电流Ｉ２由ＮＭＯＳ　定状态后，ＰＦＤ会输出两个宽度相等的窄脉冲信　表１　ｃＰ状态表　１４７４　电子与信息学报　第３９卷　图２传统ＣＰ的电路实现　电流镜（Ｍ６，Ｍ４）实现，开关Ｓ２由工作在线性区的　ＮＭＯＳ管Ｍ３实现。ＵＰ和ＤＮ为ＰＦＤ输出信号，　分别控带０Ｉ１和Ｉ２。　图２所示的传统ＣＰ结构虽然实现了ＣＰ的基　本功能，但存在Ｉ１和Ｉ２不匹配的问题。由于沟道长　度调制效应的存在，当Ｍ１的漏极电压　与Ｍ５的　漏极电压　不相等时，Ｉｌ与Ｉｂｌ不等。同理，Ｉ２与　Ｉｂ２不等。因此，即使在Ｉｂ１＝Ｉｂ２及电路完全匹配　的情况下，Ｉ１和Ｉ２仍不相等，会在ＰＬＬ输出信号　中引入抖动和参考杂散。由于高速集成ＰＬＬ通常采　用小特征尺寸的ＣＭＯＳ工艺以减小寄生电容的影　响，而沟道长度调制效应在小特征尺寸ＣＭＯＳ工艺　下更加显著，因此，传统ＣＰ的电流失配问题在高　速集成ＰＬＬ中更加严重，由此造成的抖动和参考杂　散也更加显著。此外，当ＰＬＬ输出频率需要在大的　范围内可调时，ＣＰ的输出电压通常也在大的范围内　变化，此时沟道长度调制效应造成的电流失配也更　加显著。　３．２传统ＣＰ的局限性　由于传统ＣＰ存在由沟道长度调制效应引起的　电流失配问题，许多文献提出了相应的改进方案。　改进的思路主要有两种：第１种是提高ＣＰ电流源　的输出阻抗［ｓ，１４，１５］，降低沟道长度调制效应的影响；　第２种是探测失配电流，并通过模拟［４，１６］或数字校验　技术　进行电流补偿，减小Ｉ１和Ｉ２的不匹配。　提高ＣＰ电流源输出阻抗的方法主要有采用共源　共栅结构电流源【８】及增益提高技术（ｇａｉｎ－ｂｏｏｓｔｉｎｇ）的　电流源［１４，１５］。采用共源共栅结构ＩＳ］消耗了额外的电压余　度，降低了ＣＰ的输出摆幅，使ＣＰ有限输出摆幅的　问题更加严峻。而采用增益提高技术的电流源［１４，１５］，　由于ＰＭＯＳ和ＮＭＯＳ电流源本身跨导和输出阻抗的　不同，Ｉ１和Ｉ２的不匹配依然存在。此外，该技术还引　入了额外的极点，降低了ＣＰ的工作速度。　模拟［４，１６］或数字［１７】校验技术需要共模反馈电路、　差分放大器等电路，带来稳定性问题。此外，差分　放大器的非理想特性如失调等问题也限制了此方法　的最小探测极限。　４高性能ＣＰ　４．１降低静态电流失配　由于传统ＣＰ存在诸多问题，文献『１８，１９１提出　了一种低静态电流失配ＣＰ，电路结构如图３所示。　此ＣＰ的充电电流　和放电电流厶　均由一个类差　分放大器拓扑结构的单元电路实现。　电流通过　电流镜（Ｍ３，Ｍ９）输出至后级的ＬＰＦ。ＤＮｐ，ＤＮｎ，　ＵＰｐ和ＵＰｎ是ＰＦＤ的输出控制信号，通过开关管　Ｍ１，Ｍ２和Ｍ６，Ｍ７，控制ＩＤＮ和厶『Ｐ，决定是否作　用到后级的ＬＰＦ。ＤＮｐ和ＤＮｎ为互补信号，ＵＰｐ　和ＵＰｎ亦为互补信号。　由于文献［１８，１９】所提ＣＰ（如图３所示）的左右两　部分拓扑结构类似，通过采用相同的Ｍ０Ｓ参数和　合理的版图设计，可以保证节点ＤＮＯＰ的电压　Ｎ０Ｐ等于电荷泵的输出电压　。因为　ｏ　＝　，所以消除了沟道长度调制效应的影响，使　ｊＤＮ＝ＩＭ３＝　０。因为ｊｕＰ＝ＩＭ５，ｊＭ０＝ｊＭ５，故　ＩＤＮ＝ＩＶＰ，实现了低静态电流失配。当　需要在　大范围内可调时，通过调节ＣＰ的偏置电压　可　改变　。对于不同的　，‰ｏＰ始终与之相等，　故不存在沟道长度调制效应造成的电流失配，该ＣＰ　能在可调范围内维持低静态电流失配。　此外，ＰＦＤ两个输出控制信号到达文献［１８，１９】　所提ｃＰ（如图３所示１的延时偏差比到达传统ＣＰ（￣Ｎ　图２所示）的延时偏差更小。图３中，ＮＭＯＳ管Ｍ１　为　的控制开关，而ＮＭＯＳ管Ｍ７为厶『Ｐ的控制　开关。由于Ｍ１和Ｍ７的尺寸和偏置状态相同，故　它们在ＰＦＤ输出节点ＤＮｎ和ＵＰｎ呈现的寄生电容　近似相等，使ＤＮｎ和ＵＰｎ到ＣＰ的延时近似相等。　而图２所示传统ＣＰ分别采用ＰＭＯＳ开关管Ｍ２和　ＮＭＯＳ开关管Ｍ３控制ｎ和　２，它们在ＰＦＤ输出　节点ＤＮｎ和ＵＰｎ呈现的寄生电容不相等，故ＤＮｎ　和ＵＰｎ到ＣＰ的延时不相等。因此，ＰＦＤ两个输　出控制信号到达文献『１８，１９】所提ＣＰ的延时偏差更　小，由此引起的失配更小。　４．２降低时序失配　尽管图３所示的ＣＰ静态电流失配几乎为零，　但是　和厶　开关时间失配是非常显著的。　Ｎ的　通道是“慢速通道”（Ｍ０，Ｍ１，Ｍ３，Ｍ９），而厶　Ｐ的　通道是“快速通道”（Ｍ５，Ｍ７）。故　的开关时间　长于厶　的开关时间。由于上述开关时间的失配，　ＣＰ会周期性地向ＬＰＦ注入或抽取电荷，引起ＶＣＯ　的控制电压的波动，在ＰＬＬ输出信号中引入抖动和　参考杂散。随着ＣＰ工作频率的提高，这个问题变　得更加显著。　第６期　施展等：高性能集成锁相环中低失配电荷泵的设计　１４７５　图３低静态电流失配ＣＰ　为了减小　和厶　开关时间失配，需要减小　的开关时间而不是增加厶　的开关时间，以使　ＣＰ能够在更高的频率工作。本文提出图４所示的电　荷泵，它可以在维持ＣＰ低静态失配电流的同时，　减小　的开关时间。相较于图３所示的低静态电　流失配ＣＰ，它增加了一个“ＣＰ半支路复制电路”　和一个多路选择ａ（ＭＵＸ１。ＣＰ半支路复制电路中　的Ｍ１０，Ｍｌｌ和Ｍ１２的ＭＯＳ管尺寸分别与Ｍ０，Ｍ１　和Ｍ３的ＭＯＳ管尺寸成比例。通过这种设计，在　ＤＮｎ＝１和ＵＰｎ＝１时，可以使　Ｐ２：　ＮＯＰ＝Ｖｏ　ｔ。　以　导通过程为例，阐述此ＣＰ减小开关时间　失配的原理。电路起始状态：ＤＮＰ＝ｌ，ＤＮｎ＝０，　同时ＭＵＸ连接ＤＮＯＰ至电源，此时ＩＤ　＝０。当　ＤＮｐ变为低电平，ＤＮｎ变为高电平，ＭＵＸ连接　ＤＮＯＰ至ＢＰ２。节点ＤＮＯＰ放电时间　为　ｉ。　＝ＣＤＮＯＰＡ　ＮｏＰ／／ａｉ。　（３）　其中，　ＮｏＰ是节点ＤＮＯＰ的寄生电容，△　Ｎ０Ｐ是　ＤＮＯＰ放电过程中的压降，　是放电电流。此时，　放电电流由流经Ｍ０的电流　。和ＣＰ半支路复制电　路放电电流厶Ｄ。组成。当　ｏＰ等于　Ｐ　时，　。。　消失。此时　ｏ　＝Ｖｏ　，徽　　＝　，维持电流匹配。　相对于图３的ＣＰ，本文所提ＣＰ在　导通过程中　提供了额外电流　。Ｄ，减小了　。它在维持静态　电流匹配的同时，减小了　的开启时间，从而减　小开关时间失配。　４．３低静态电流失配、低时序失配的高性能ＣＰ设计　本文在文献［１８，１９】所提低静态电流失配ＣＰ的　基础上，改进了时序失配，提出图５所示高性能ＣＰ。　该ＣＰ除增加半支路复制电路外，还采取了其它措　施减小失配。首先，为了进一步减小　，在ＢＰ２和　。　￣ｎ２　际　ｍ　Ｍ　ｓ　Ｍ世　ｎ　：　。　＼　。　ｓ　图４增加ＣＰ半支路复制电路的低静态电流失配ＣＰ　，臀ｄＥｉＣＭＩ［ＤＮｎ　Ｃｌ—ＮＭｐ］　　２ＵＰｐ　图５本文提出的高性能ｃＰ　地之间插入一个ＭＯＳ电容ＣＭ１。当ＤＮＯＰ和ＢＰ２　相连时，该电容提供另一个放电通路。其次，在ＣＰ　的两个偏置电流源Ｍ０和Ｍ５的漏极分别增加Ｍ０Ｓ　电容ＣＭ２和ＣＭ３，使　和厶　更加稳定。最后，　设计了虚拟（ｄｕｍｍｙ）模块以确保ＰＦＤ输出控制信　号ＵＰｐ，ＵＰｎ，ＤＮｐ和ＤＮｎ驱动相等的负载电容，　减小时序失配。　５仿真验证　５．１　ＣＰ电路仿真　为了验证改进ＣＰ失配方法的有效性，设计了　图６所示的测试电路。ＵＰｐ，ＵＰｎ，ＤＮｐ和ＤＮｎ的　频率为３０　ＭＨｚ，脉冲宽度为２．１　ＤＳ。ＵＰｎ和ＤＮｎ　分别为ＵＰｐ和ＤＮｐ的互补信号。直流电压源的电　压为０．７３４　Ｖ。电流探测器检测电流失配。采用　Ｃａｄｅｎｃｅ　Ｓｐｅｃｔｒｅ对图３所示的低静态电流失配　ＣＰ（ＣＰ１）和图５所示本文所提的高性能ＣＰ（ＣＰ２１　进行了瞬态仿真，结果如图７所示。图７　ｆａ）展示了　输出电流，而图７　ｆｂ）￣ＪＪ展示了相应的控制电压。仿　真结果显示：ＣＰ在开启过程中的时间失配△　从　原始（ＣＰ１）的７９６　ｐｓ减ｄ，Ｎ改进后（ＣＰ２１的１５７　ｐｓ；　在关断过程中的时间失配Ａｔｏｆｆ从原始（ＣＰ１）的１０３６　ｐｓ减ｄ，Ｎ改进后（ＣＰ２）的１０８　ｐｓ。表２总结了ＣＰ１　和ＣＰ２在不同工艺角下的开关时间失配和电流失　配，其中“改善”＝ｆ１一ＣＰ２值／ＣＰ１值１×１００％。　５．２电荷泵ＰＬＬ仿真　为了验证所提的高性能ＣＰ对ＰＬＬ杂散的抑制　作用，基于中芯国际０．１８　ｍ　ＣＭＯＳ射频工艺技术　和１．８　Ｖ的电源电压，根据文献『１８，１９１设计了一个　１６倍频的电荷泵ＰＬＬ，如图８所示。文献ｆ１８，１９１所　提的电荷泵ＰＬＬ，具有抗电源／衬底噪声能力强、输　出频率范围广的优点，被广泛应用于数字电路、通　信和无线系统等领域［２０－２２１。图８所示ＰＬＬ的１６分　频ａ（１／Ｎ）采用了Ｄ触发器构成的４位计数器结构，　图６仿真ＣＰ失配的测试电路　第６期　施展等：高性能集成锁相环中低失配电荷泵的设计　１４７７　表３的数据验证了本文所提高性能ＣＰ抑制高　速ＰＬＬ参考杂散的有效性。相较于ＰＬＬＩ，采用本　０．１８　ＬＬｍ　ＣＭＯＳ射频工艺技术，设计了３种不同结　构的ＰＬＬ并进行了相应的相位噪声仿真。仿真结果　文所提高性能ＣＰ（ＣＰ３）的ＰＬＬ（ＰＬＬ２）的周期抖动　和参考杂散显著降低。此外，增加电容Ｃ　（ＰＬＬ３）　可进一步减小周期抖动和抑制高频参考杂散：相较　显示：在４８０　ＭＨｚ的输出频率下，与采用低静态失　配ＣＰ的ＰＬＬ相比，采用本文所提高性能ＣＰ的二　阶ＰＬＬ周期性抖动从２６．５０　ｐｓ降为１．０５　ｐｓ，频率　偏移等于输入参考频率处的杂散从－８４．０　ｄＢｃ降为　一于ＰＬＬ２，ＰＬＬ３的周期性抖动和杂散显著降低。　６结束语　本文介绍了ＣＰ的结构和工作原理，分析了ＣＰ　引入杂散到ＰＬＬ的机理以及改进传统ＣＰ非理想特　１２０．６　ｄＢｃ。以上结果充分证明了本文所提高性能　ＣＰ可以有效减小ＰＬＬ的抖动和参考杂散。采用本　文所提高性能ＣＰ的ＰＬＬ潜在应用包括：数字系统　性的方法和其局限性。在低静态电流失配ＣＰ结构　和高速串／并行通信系统的时钟倍频器、高性能数模　的基础上，提出了一种低电流失配和低时序失配的　转换器的多时钟发生器、多标准收发器的频率合成　高性能ＣＰ。为验证所提ＣＰ的性能，基于中芯国际　器等。　表３　３种不同结构ＰＬＬ的噪声特性　参考文献　ｉｎｔｅｇｅｒ—Ｎ　ＱＰＬＬ　ｗｉｔｈ　ｒｅｆｅｒｅｎｃｅ　ｓｐｕｒ　ｒｅｄｕｃｔｉｏｎ　ｔｅｃｈｎｉｑｕｅ　ｆｏｒ　ｕｗＢ—ｂａｓｅｄ　ｃｏｇｎｉｔｉｖｅ　ｒａｄｉｏｓ［Ｃ］．Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　ＩＥＥＥ　黄水龙，王志华．快速建立时间的自适应锁相环ｆＪ＿．电子与信　Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ　Ｓｙｍｐｏｓｉｕｍ（ＲＦＩＣ），　息学报，２００７，２９（６）：１４９２—１４９５．　Ｐｈｏｅｎｉｘ，ＡＺ　２０１５：６７—７０．ｄｏｉ：１０．１ｌ０９／ＲＦＩＣ　２０１５．７３３７７０６．　ＨＵＡＮＧ　Ｓｈｕｉｌｏｎｇ　ａｎｄ　ＷＡＮＧ　Ｚｈｉｈｕａ．Ａｎ　ａｄａｐｔｉｖｅ　ＰＬＬ　ＢＡＮＥＲＪＥＥ　Ｄ．ＰＬＬ　Ｐｅｒｆｏｒｍａｎｃｅ，Ｓｉｍｕｌａｔｉｏｎ　ａｎｄ　Ｄｅｓｉｇｎ［Ｍ］．　ａｒｃｈｉｔｅｃｔｕｒｅ　ｔｏ　ａｃｈｉｅｖｅ　ｆａｓｔ　ｓｅｔｔｌｉｎｇ　ｔｉｍｅ［Ｊ］．Ｊｏｕｒｎａｌ　ｏｆ　Ｔｅｘａｓ：Ｄｏｇ　Ｅａｒ　Ｐｕｂｌｉｓｈｉｎｇ，２００６：６４—６５．　Ｅｌｅｃｔｒｏｎｉｃｓ＆　Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ，　２００７，　２９（６）：　陈永聪．集成ＣＭＯＳ锁相环中抑制参考杂散的设计方法＿Ｊ＿．　１４９２～１４９５．　半导体学报，２００６．２７（１２）：２１９６—２２０２．　李学初，高清运，陈浩琼，等．ＣＭＯＳ集成时钟恢复电路设计　ＣＨＥＮ　Ｙｏｎｇｃｏｎｇ　Ｄｅｓｉｇｎ　ｔｅｃｈｎｉｑｕｅ　ｔｏ　ｒｅｓｔｒａｉｎ　ｒｅｆｅｒｅｎｃｅ　［Ｊ１．电子与信息学报，２００７，２９（６）：１４９６—１４９９．　ＬＩ　Ｘｕｅｃｈｕ，ＧＡＯ　Ｑｉｎｇｙｕｎ，ＣＨＥＮ　Ｈａｏｑｉｏｎｇ，ｅｔ　ａ１．Ｔｈｅ　ｓｐｕｒｓ　ｉｎ　ＣＭＯＳ　ｐｈａｓｅ　ｌｏｃｋ　ｌｏｏｐｓ［Ｊ］．　Ｊｏｕｒｎａｌ　ｏｆ　ｄｅｓｉｇｎ　ｏｆ　ｍｏｎｏｌｉｔｈｉｃ　ＣＭＯＳ　ｃｌｏｃｋ　ｒｅｃｏｖｅｒｙ　ｃｉｒｃｕｉｔ［Ｊ］．Ｊｏｕｒｎａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，２００６，２７（１２）：２１９６—２２０２．　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃｓ＆Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ，２００７，２９（６）：　８　ＲＨＥＥ　Ｗ．Ｄｅｓｉｇｎ　ｏｆ　ｈｉｇｈ—ｐｅｒｆｏｒｍａｎｃｅ　ＣＭＯＳ　ｃｈａｒｇｅ　ｐｕｍｐｓ　１４９６—１４９９．　ｉｎ　ｐｈａｓｅ—ｌｏｃｋｅｄ　ｌｏｏｐｓ［Ｃ］．Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　ＩＥＥＥ　Ｃｉｒｃｕｉｔｓ　ＬＩＵ　Ｌ　ａｎｄ　ＰＯＫＨＡＲＥＬ　Ｒ．Ｃｏｍｐａｃｔ　ｍｏｄｅｌｉｎｇ　ｏｆ　ａｎｄ　Ｓｙｓｔｅｍｓ，Ｏｒｌａｎｄｏ，ＦＬ，１９９９，２：５４５—５４８．ｄｏｉ：１０．１１０９／　ｐｈａｓｅ－ｌｏｃｋｅｄ　ｌｏｏｐ　ｆｒｅｑｕｅｎｃｙ　ｓｙｎｔｈｅｓｉｚｅｒ　ｆｏｒ　ｔｒａｎｓｉｅｎｔ　ｐｈａｓｅ　ＩＳＣＡＳ．１９９９．７８０８０７．　ｎｏｉｓｅ　ａｎｄ　ｊｉｔｔｅｒ　ｓｉｍｕｌａｔｉｏｎ［Ｊ］．ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　９］　ＭＡＮＩＫＡＮＤＡＮ　Ｒ　Ｒ　ａｎｄ　ＡＭＲＵＴＵＲ　Ｂ．　Ａ　ｚｅｒｏ　Ｃｏｍｐｕｔｅｒ－Ａｉｄｅｄ　Ｄｅｓｉｇｎ　ｏｆ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ　ａｎｄ　Ｓｙｓｔｅｍｓ，　ｃｈａｒｇｅ—ｐｕｍｐ　ｍｉｓｍａｔｃｈ　ｃｕｒｒｅｎｔ　ｔｒａｃｋｉｎｇ　ｌｏｏｐ　ｆｏｒ　ｒｅｆｅｒｅｎｃｅ　２０１６，３５（１）：１６６—１７０．ｄｏｉ：１０．Ｉ１０９／ＴＣＡＤ．２０１５．２４７２０１８．　ｓｐｕｒ　ｒｅｄｕｃｔｉｏｎ　ｉｎ　ＰＬＬｓ［Ｊ］．Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ　Ｊｏｕｒｎａｌ，２０１５，　ＧＩＥＲＫＩＮＫ　Ｓ　Ｌ　Ｊ．Ｌｏｗ－ｓｐｕｒ．１ｏｗ—ｐｈａｓｅ—ｎｏｉｓｅ　ｃｌｏｃｋ　ｍｕｌｔｉｐｌｉｅｒ　４６（６）：４２２—４３０．ｄｏｉ：１０．１０１６／ｊ．ｍｅｊｏ．２０１５．０３．００４．　ｂａｓｅｄ　ｏｎ　ａ　ｃｏｍｂｉｎａｔｉｏｎ　ｏｆ　ＰＬＬ　ａｎｄ　ｒｅｃｉｒｃｕｌａｔｉｎｇ　ＤＬＬ　ｗｉｔｈ　ＺＨＡＮＧ　Ｚ，ＹＡＮＧ　Ｊ，ＬＩＵ　Ｌ，ｅｔ　ａ１．Ｓｏｕｒｃｅ—ｓｗｉｔｃｈｅｄ　ｃｈａｒｇｅ　ｄｕａｌ—ｐｕｌｓｅ　ｒｉｎｇ　ｏｓｃｉｌｌａｔｏｒ　ａｎｄ　ｓｅｌｆ－ｃｏｒｒｅｃｔｉｎｇ　ｃｈａｒｇｅ　ｐｕｍｐ［Ｊ］．　ｐｕｍｐ　ｗｉｔｈ　ｒｅｖｅｒｓｅ　ｌｅａｋａｇｅ　ｃｏｍｐｅｎｓａｔｉｏｎ　ｔｅｃｈｎｉｑｕｅ　ｆｏｒ　ｓｐｕｒ　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，２００８，４３（１２）：　ｒｅｄｕｃｔｉｏｎ　ｏｆ　ｗｉｄｅｂａｎｄ　ＰＬＬ［Ｊ］．Ｅｌｅｃｔｒｏｎｉｃｓ　Ｌｅｔｔｅｒｓ，２０１６，　２９６７—２９７６．ｄｏｉ：１０．Ｉ１０９／ＪＳＳＣ．２００８．２００６２２５．　５２（１４）：１２１１—１２１２．ｄｏｉ：ｌＯ．１０４９／ｅ１．２０１６．１０３６．　ＫＩＭ　Ｎ　Ｓ　ａｎｄ　ＲＡＢＡＥＹ　Ｊ　Ｍ．Ａ　３～１０ｒｏＷ，３．１～１０．６　ＧＨｚ　１１　ＬＩ　Ｓ，ＪＩＡＮＧ　Ｊ，ＺＨＯＵ　Ｘ，ｅｔ　ａ１．Ａ　ｌｏｗ　ｐｈａｓｅ　ｎｏｉｓｅ　ａｎｄ　ｌｏｗ　１４７８　电子与信息学报　第３９卷　ｓｐｕｒ　ＰＬＬ　ｆｒｅｑｕｅｎｃｙ　ｓｙｎｔｈｅｓｉｚｅｒ　ｆｏｒ　ＧＮＳＳ　ｒｅｃｅｉｖｅｒｓ［Ｊ］．　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，２０１４，３５（１）：９６—１０３．ｄｏｉ：　１０．１０８８／１６７４—４９２６／３５／１／０１５０¨０４．　［１２］ＬＯＺＡＤＡ　Ｏ　ａｎｄ　ＥＳＰＩＮＯＳＡ　Ｇ．Ａ　ｃｈａｒｇｅ　ｐｕｍｐ　ｗｉｔｈ　ａ　０．３２％ｏｆ　ｃｕｒｒｅｎｔ　ｍｉｓｍａｔｃｈ　ｆｏｒ　ａ　ｈｉｇｈ　ｓｐｅｅｄ　ＰＬＬ［Ｊ］．Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ＆Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ，２０１５，８６（２）：３２１—３２６．　ｄｏｉ：１０．１００７／ｓ１０４７０－０１５—０６７６一Ｙ．　【１３】　薛红，李智群，王志功，等．低杂散锁相环中的电荷泵设计［Ｊ］．　半导体学报，２００７，２８（１２）：１９８８—１９９２．　ＸＵＥ　Ｈｏｎｇ，ＬＩ　Ｚｈｉｑｕｎ，ＷＡＮＧ　Ｚｈｉｇｏｎｇ，ｅｔ　ａ１．Ａ　ｃｈａｒｇｅ　ｐｕｍｐ　ｄｅｓｉｇｎ　ｏｆｒ　ｌｏｗ—ｓｐｕｒ　ＰＬＬ［Ｊ］．Ｊｏｕｒｎａｌ　ｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒｓ，　２００７，２８（１２）：１９８８—１９９２．　［１４１　ＣＨＯＩ　Ｙ　Ｓ　ａｎｄ　ＨＡＮ　Ｄ　Ｈ．Ｇａｉｎ—ｂｏｏｓｔｉｎｇ　ｃｈａｒｇｅ　ｐｕｍｐ　ｏｆｒ　ｃｕｒｒｅｎｔ　ｍａｔｃｈｉｎｇ　ｉｎ　ｐｈａｓｅ—ｌｏｃｋｅｄ　ｌｏｏｐ［Ｊ］．ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｉｒｃｕｉｔｓ　ａｎｄ　Ｓ　ｓｔｅｍｓ　ＩＩ：Ｅｘｐｒｅｓｓ　Ｂ　８，２００６，５３（１０）：　１０２２—１０２５．　［１５］ＧＵＰＴＡ　Ｓ，ＭＯＮＤＡＬ　Ｓ　Ａ，ａｎｄ　ＲＡＨＡＭＡＮ　Ｈ．Ｃｈａｒｇｅ　ｐｕｍｐ　ｃｉｒｃｕｉｔ　ｗｉｔｈ　ｉｍｐｒｏｖｅｄ　ａｂｓｏｌｕｔｅ　ｃｕｒｒｅｎｔ　ｄｅｖｉａｔｉｏｎ　ａｎｄ　ｉｎｃｒｅａｓｅｄ　ｄｙｎａｍｉｃ　ｏｕｔｐｕｔ　ｖｏｌｔａｇｅ　ｒａｎｇｅ　ａｃｒｏｓｓ　ＰＶＴ　ｖａｒｉａｔｉｏｎｓ［Ｃ］．Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　２０１５　ＩＥＥＥ　Ａｓｉａ　Ｐａｃｉｉｆｃ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｐｏｓｔｇｒａｄｕａｔｅ　Ｒｅｓｅａｒｃｈ　ｉｎ　Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ　ａｎｄ　Ｅｌｅｃｔｒｏｎｉｃｓ（ＰｒｉｍｅＡｓｉａ），Ｈｙｄｅｒａｂａｄ，２０１５：３２—３５．ｄｏｉ　：１０．１１０９／ＰｒｉｍｅＡｓｉａ．２０１５．７４５０４６５．　【１６］ＭＯＯＮ　Ｊ　Ｗ，ＣＨＯＩ　Ｋ　Ｃ，ａｎｄ　ＣＨＯＩ　Ｗ　Ｙ．Ａ　０．４－Ｖ，９０～　３５０一ＭＨｚ　ＰＬＬ　ｗｉｔｈ　ａｎ　ａｃｔｉｖｅ　ｌｏｏｐ－ｉｆｌｔｅｒ　ｃｈａｒｇｅ　ｐｕｍｐ［Ｊ】．　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｉｒｃｕｉｔｓ　ａｎｄ　Ｓｙｓｔｅｍｓ　ＩＩ：Ｅｘｐｒｅｓｓ　Ｂｒｉ咖，２０１４，６１（５）：３１９—３２３．ｄｏｉ：１０．１ｌ０９／ＴＣＳＩＩ．２０１４．　２３１２８００．　［１７］ＷＡＮＧ　Ｓ　Ｆ，ＨＷＡＮＧ　Ｔ　Ｓ，ａｎｄ　ＷＡＮＧ　Ｊ　Ｊ．Ｐｈａｓｅ—ｌｏｃｋｅｄ　ｌｏｏｐ　ｄｅｓｉｇｎ　ｗｉｔｈ　ｆａｓｔ—ｄｉｇｉｔａｌ—ｃａｌｉｂｒａｔｉｏｎ　ｃｈａｒｇｅ　ｐｕｍｐ［Ｊ］．　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｊｏｕｒｎａｌ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃｓ，２０１５，１０３（２）：卜１３．ｄｏｉ：　１０．１０８０／００２０７２１７．２０１５．１０３６３７１．　［１８１　ＭＡＮＥＡＴＩＳ　Ｊ　Ｇ．Ｌｏｗ－ｊｉｔｔｅｒ　ｐｒｏｃｅｓｓ—ｉｎｄｅｐｅｎｄｅｎｔ　ＤＬＬ　ａｎｄ　ＰＬＬ　ｂａｓｅｄ　ｏｎ　ｓｅｌｆ－ｂｉｓａｅｄ　ｔｅｃｈｎｉｑｕｅｓ［Ｊ］．ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ—Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，１９９６，３１（１１）：１７２３—１７３２．　【１９］ＭＡＮＥＡＴＩＳ　Ｊ　Ｇ，ＫＩＭ　Ｊ，ＭＣＣＬＡＴＣＨＩＥ　Ｉ，ｅｔ　ａ１．Ｓｅｌｆ－ｂｉａｓｅｄ　ｈｉｇｈ—ｂａｎｄｗｉｄｔｈ　ｌｏｗ－ｊｉｔｔｅｒ　１－ｔｏ一４０９６　ｍｕｌｔｉｐｌｉｅｒ　ｃｌｏｃｋ　ｇｅｎｅｒａｔｏｒ　ＰＬＬ［Ｊ］．ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ—Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，２００３，　３８（１１）：１７９５—１８０３．ｄｏｉ：１０．１ｌ０９／ＪＳＳＣ．２００３．８１８２９８．　［２０】ＫＩＭ　Ｓ　Ｈ　ａｎｄ　ＣＨＯ　Ｓ　Ｂ．Ｌｏｗ　ｐｈａｓｅ　ｎｏｉｓｅ　ａｎｄ　ｆａｓｔ　ｌｏｃｋｉｎｇ　ＰＬＬ　ｆｒｅｑｕｅｎｃｙ　ｓｙｎｔｈｅｓｉｚｅｒ　ｆｏｒ　ａ　９１５　ＭＨｚ　ＩＳＭ　ｂａｎｄ［Ｃ］．　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　２００７　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ，Ｓｉｎｇａｐｏｒｅ，２００７：５９２—５９５．　［２１１　ＣＨＵ　Ａ，ＤＥＯ　Ｎ，ＡＨＭＡＤ　Ｗ，ｅｔ　ａ１．Ａｎ　ｕｌｔｒａ－ｌｏｗ　ｐｏｗｅｒ　ｃｈａｒｇｅ－ｐｕｍｐ　ＰＬＬ　ｗｉｔｈ　ｈｉｇｈ　ｔｅｍｐｅｒａｔｕｒｅ　ｓｔａｂｉｌｉｔｙ　ｉｎ　１３０　ｎｍ　ＣＭＯＳ［Ｃ］．Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　ＩＥＥＥ　Ｎｅｗ　Ｃｉｒｃｕｉｔｓ　ａｎｄ　Ｓｙｓｔｅｍｓ　Ｃｏｎｆｅｒｅｎｃｅ，Ｇｒｅｎｏｂｌｅ，２０１５：１—４．ｄｏｉ：１０．１１０９／　ＮＥＷＣＡＳ．２０１５．７１８２０７５．　２２］　ＭＥＮＧ　Ｘ　ａｎｄ　ＬＩＮ　Ｆ．Ｃｌｏｃｋ　ｇｅｎｅｒａｔｏｒ　ＩＰ　ｄｅｓｉｇｎ　ｉｎ　１８０　ｎｍ　ＣＭＯＳ　ｔｅｃｈｎｏｌｏｇｙ［Ｊ］．Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ＆Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ，２０１６，８７（３）：卜９．ｄｏｉ：１０．１００７／ｓ１０４７０—０１６—０７３７－ｘ．　２３］　ＴＨＩＢＩＥＲ０Ｚ　Ｈ．　Ｕｓｉｎｇ　ｓｐｅｃｔｒｅ　ＲＦ　ｎｏｉｓｅ－ａｗａｒｅ　ＰＬＬ　ｍｅｔｈｏｄｏｌｏｇｙ　ｔｏ　ｐｒｅｄｉｃｔ　ＰＬＬ　ｂｅｈａｖｉｏｒ　ａｃｃｕｒａｔｅｌｙ［ＯＬ］．　ｈｔｔｐｓ：／／ｚｈ．ｓｃｒｉｂｄ．ｃｏｍ／ｄｏｃｕｍｅｎｔ／６７５８５６４２／Ｕｓｉｎｇ－Ｓｐｅｃｔｒｅ—Ｒ　Ｆ—Ｎｏｉｓｅ—Ａｗａｒｅ—ＰＬＬ－Ｍｅｔｈｏｄｏｌｏｇｙ－ｔｏ－Ｐｒｅｄｉｃｔ・－ＰＬＬ—Ｂｅｈａｖｉｏｒ・－　Ａｃｃｕｒａｔｅｌｙ，２００７．　【２４】　张昌明，肖振宇，曾烈光，等．基于ＩＥＥＥ　８０２．１ｌａｄ标准的单　载波６０　ＧＨｚ通信系统性能分析［Ｊ］．电子与信息学报，２０１２，　３４（１）：２１８—２２２．ｄｏｆｆ　１０．３７２４／ＳＰ．Ｊ．１１４６．２０１１．００４４７．　ＺＨＡＮＧ　Ｃｈａｎｇｍｉｎｇ，ＸＩＡＯ　Ｚｈｅｎｙｕ，Ｚｅｎｇ　Ｌｉｅｇｕａｎｇ，ｅｔ　ａ１．　Ｐｅｒｆｏｒｍａｎｃｅ　ａｎａｌｙｓｉｓ　ｏｆ　Ｓｉｎｇｌｅ－Ｃａｒｒｉｅｒ（ＳＣ）６０　ＧＨｚ　ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｓｙｓｔｅｍ　ｂａｓｅｄ　ｏｎ　ＩＥＥＥ　８０２．１ｌａｄ　ｓｔａｎｄａｒｄ［Ｊ］．　Ｊｏｕｒｎａｌ　Ｅｌｅｃｔｒｏｎｉｃｓ＆Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ，２０１２，３４（１）：　２１８—２２２．ｄｏｉ：１０．３７２４／ＳＰ．Ｊ．１１４６．２０１１．００４４７．　［２５］　马晓慧，邹传云．数字超宽带信号的功率谱密度ｆＪ１．电子与信　息学报，２００７，２ｇ（８）：１８７７—１８８１．　ＭＡ　Ｘｉａｏｈｕｉ　ａｎｄ　ＺＯＵ　Ｃｈｕａｎｙｕｎ．Ｐｏｗｅｒ　ｓｐｅｃｔｒａｌ　ｄｅｎｓｉｔｙ　ｏｆ　ｄｉｇｉｔａｌ　ｕｌｔｒａ　ｗｉｄｅ－ｂａｎｄ　ｓｉｇｎａｌｓ［Ｊ］．Ｊｏｕｒｎａｌ　Ｅｌｅｃｔｒｏｎｉｃｓ＆　Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ，２００７，２９（８）：１８７７～１８８１．　施展　男，１９８４年生，博士生，研究方向为模拟及数模混合集　成电路设计．　余隽　女，１９７７年生，副教授，主要从事微热板传感器、微纳　电子器件传热以及传感器与集成电路的单芯片集成方面　的研究．　唐祯安：　男，１９５５年生，教授，主要从事集成电路设计及制造、　半导体传感器及其应用、微器件中的微尺度输运理论方　面的研究．　蔡泓：　女，１９９２年生，硕士生，研究方向为半导体传感器及其　相关电路的单芯片集成．　冯冲：　男，１９７７年生，讲师，主要从事热辐射传感器及其系统　集成、微纳尺度辐射传热理论方面的研究．