功率VDMOS器件用N/N+型外延层过渡区的研究①
徐非
（南京电子器件研究所 南京 210016）
摘 要：该文主要对VDMOS器件用N/N+型外延层工艺进行了分析，从造成过渡区展宽的三种因素进行了重点分析，并采用不同的工艺条件进行了相关的对比试验和研究，总结了外延层过渡区工艺规律并提出了改善方案。关键词：外延层 过渡区 自掺杂中图分类号: TP393.4 文献标识码：A
文章编号：1674-098X(2013)11(a)-0026-01
VDMOS器件是一种电压控制型单极场效应晶体管，其通过栅极电压控制漏极电流，有着驱动电路简单、驱动功率小、高频特性好等显著，因而在电力电子、开关电源和高频感应加热等专业应用广泛。VDMOS器件制造工艺采用基于N/N+型外延层结构的超大规模集成电路精细加工技术，因而对外延材料的有着特殊的要求和标准。
外延层过渡区是衬底和外延层的交界处，从衬底浓度降低至外延浓度这一段区域，过渡区宽度一般定义为电阻率（或浓度）垂直方向改变2个数量级间的外延宽度，在工业上一般也可以近似的认定为从衬底浓度降低到外延浓度平区的宽度。
无论是VDMOS功率器件，还是其它大多数的硅器件所需要的外延材料，都要求外延层的过渡区呈一个陡峭的结构，同时对整个圆片的过渡区宽度一致性也提出很高的要求，这主要是基于以下两个原因：
①对于VDMOS器件，外延层厚度与器
尤其件BVdss和Rds（on）两个参数紧密联系，
是Rds（on），在高压VDMOS器件中，Rds（on）的数值很大程度上依赖于外延电阻值。而外延过渡区的宽度将直接影响到外延层的实际厚度进而影响到Repi的值。过宽的过渡区将造成外延有效厚度的降低，减小了实际
从而造成器件设计参数的外延电阻Repi值，
与实际参数的偏离；而过渡区处出现的高阻层或反型层对器件的影响将更为严重，可能造成VDMOS的失效。
②面积越大的外延片其过渡区宽度的一致性也会越差。从我们实际工艺统计数据分析来看，外延片边缘的过渡区宽度一般较中心部分较宽，外延材料一致性直接对应着器件击穿电压和导通电阻等电参数，将造成器件关键电参数的离散，从而造成器件整体性能、可靠性、成品率的下降。
根据VDMOS器件工艺的不同和器件参数的不同，一般使用的是掺As或掺Sb的衬底。对于这两种衬底生长的外延，掺As衬底的薄层外延材料较容易出现过渡区展宽的问题；而掺Sb衬底的过渡区一般较为陡峭，但有时由于工艺控制不当或反型杂质补偿，有可能出现高阻夹层的情况。下面针对这两种问题，通过对问题发生机理和生产过程中大量数据的分析和研究，找出在工艺过程中控制过渡区的规律和手段。
1 N/N+型外延层过渡区的研究
1.1 外延过渡区影响因素
VDMOS功率器件要求外延层的过渡区呈一个陡峭的结构，以使得设计的电参数值与器件实际电参数相吻合，因此在外延材料的生长工艺中，必须尽量减小过渡区宽度。以重掺As衬底外延2.3 μm后测试外延过渡区接近0.6 μm，相对与2.3 μm厚度外延层，由于外延过渡区展宽导致实际的外延厚度减少了近26％。
造成过渡区展宽的原因主要是三种因素的共同作用的结果：衬底杂质的固态扩散、衬底杂质蒸发扩散后进入外延（衬底自掺杂）、外延浓度的影响。
在这三个因素，外延电阻率对过渡区影响最大，这主要由于前两个因素都是非人为掺杂，属于外延过程中自掺杂，外延电阻率越低，则外延层所需要的人为掺杂的浓度越高，自掺杂的影响相对就越来越小。因此0.2 Ω·cm的外延材料的过渡区就远比2 Ω·cm的外延材料更加容易控制。但是由于外延电阻率是无法改变的定制值，因此改善过渡区还需要对前两个因素进行分析。
衬底杂质的固态扩散是由于外延高温过程中，衬底中的杂质通过固态扩散进入外延层，导致N/N+结向外延侧推移；而衬底自掺杂则是衬底蒸发出的杂质在刚开始生长时进入外延层。在1200 ℃下，重掺As
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衬底（6×10 cm）的固态扩散速率大约在0.01 μm/min，对于图1中的宽达数微米过渡区，As的固态扩散效应不应该是主要原因，而衬底自掺杂成为影响过渡区的主要因素。此外Sb和As在硅中扩散系数相近，但在硅中的蒸发系数却大不相同，As的
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蒸发系数为7×10 cm/s，Sb的蒸发系数
使用Sb衬底自掺杂将比<1×1010 cm2/s，
As衬底低近一个数量级，因此Sb衬底生长的外延材料将得到最陡峭的过渡区，而As衬底过渡区的控制则相对难得多。
由于自掺杂的不均匀性，常会出现另一种情况。外延片中心处的过渡区相当陡峭（<1 μm），但外延片靠近边缘处的浓度分布情况却相当的不理想，过渡区宽度>2 μm。由于外延时同一片外延上温度基本一样，杂质的固态扩散速率也相差不大，因此造成这种问题的原因是衬底自掺杂的不一致性，外延生长开始时，从衬底边沿倒角处和背面蒸发出的杂质更容易进入外延
片边缘，边缘自掺杂更严重。
因此针对上述这两种情况，对于重掺As衬底的外延片，解决过渡区宽度的关键还是在于降低衬底引起的自掺杂，特别是减少衬底蒸发出的杂质在外延刚开始时进入到外延层中去。
1.2 外延过渡区的试验及分析
根据前文的分析，有效的减小过渡区的关键在于最大限度减小外延反应初期的气相自掺杂。减压外延和低温外延能够很有效减小外延气相自掺杂，从而减小外延过渡区，但是减压外延设备复杂，且无法用于生长VDMOS外延材料这样的厚层外延；而低温外延同样涉及到外延设备的改装，同时1000 ℃以下的低温外延由于很难控制外延微缺陷的发生，所以很难用于厚层外延的生产中。因此我们采用降低生长速率的方法，也能很好的控制外延刚开始时自掺杂，从而有效的减小过渡区。
2 分析与结论
根据实验结果，适当降低生长速率可以很有效的减小过渡区宽度。在薄层掺As外延中固态扩散所产生的自掺杂不占主导地位，因为薄层外延的高温时间较短，主要的自掺杂应该来自于重掺As衬底中的杂质在高温下蒸发出的气相掺杂以及HCL气腐后产生的气相掺杂。降低生长速率在淀积过程中杂质掺入外延层的速率也减慢，而主气流吹赶杂质的效率和快的生长速率情况下比并没有降低，因此生成了更小的过渡区。
在这种改进的工艺的基础上，对于薄层低压VDMOS外延材料可以直接选择低生长速率生产，以改善外延电阻率和过渡区宽度；较厚的外延材料，可以采用先慢速生长一层1～2 μm的CAP本征层再正常生长的二次外延法，不仅可以提高电阻率一致性，还能很好的减小外延过渡区，将掺As品种的外延过渡区控制在0.5～1.0 μm范围内。
参考文献
[1] 刘玉玲,金杰.硅CVD外延自掺杂效应的
分析研究[J].电子科学学刊,1996(3).
①作者简介：徐非（1980—），男,汉族,江苏镇江人，工程师，现在南京电子器件研究所工作。
科技创新导报 Science and Technology Innovation Herald
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